新一轮解析的题目来自艾为电子数字IC设计岗的笔试题。艾为选择牛客答题平台，采用手写后上传的模式，然后人工阅卷。一套笔试题共10道大题，8道技术问答题，2道智力题，每道题都是10分，共100分。
在正式解析之前，让我们先来聊一下数字IC设计这个岗位主要做什么呢？很多同学都认为不就是用硬件描述语言来设计相关的时序从而实现对应的电路吗？其实并不完全是这样，因为很多时候你要做的工作远比这要多得多，所以很多公司也把这个岗位叫数字IC前端。
数字IC前端要做的工作不仅仅是电路的修改、设计，还有一系列的其他相关工作，包括：对模块做RTL级的验证（也叫前仿，中小规模的芯片或IP设计有些不用UVM）、跑nLint（做严格的语法检查）、设计仿真模型（数模混合芯片要做模拟部分的前仿模型和后仿模型）、把模拟真实的网表和数字部分一起进行仿真（也叫混合仿真，数模混合芯片要做）、综合生成网表（写约束，添加指定工艺库生成网表后给后端工程师）、做Formality检查（也叫形式验证，比较某个阶段前后的设计是否一致）、LIB的生成（在后端工程师给的数字LIB基础上整合模拟PAD生成总LIB，主要包含时序信息），LEF的提取（由版图工程师提供的GDS文件提取，主要包含元器件的物理位置和层次信息），做Quarlib检查（比较RTL、LIB、LEF是否一致）、反标网表和延时文件的仿真（也叫后仿，是最接近于真实电路的仿真），有甚至还要去插SCAN（小规模电路，大规模设计会有专门的DFT工程师来做），以及要辅助测试工程师去做测试（一般设计电路的人最清楚相关寄存器的配置和要观察信号）和编写提供给用户的文档。
是不是感觉数字前端需要做的工作非常多，但还好有很多前辈们写好的脚本和一些成熟的流程可以修改和复制。有些同学会问是不是只有小公司才会这样把一个人当多个人用导致需要做这么多工作，其实是也不是，因为有很多小的系统或模块完全不需要多人参与这些工作，一个人也完全搞得定。那既然前端工程师要做的工作有这么多，是不是意味着我们在找工作的时候都要会呢？当然不是，即便你有过短暂的实习经历也不一定都能够参与到或者接触到这些，对于应届生公司往往还是更看重个人的学习能力和未来的培养价值，以及认真的工作态度，但要有一定的基础才能够脱颖而出。所以就让我们来看一下今天的题目解析，把基础打牢。
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1、画出以下电路单元的电路图（可以用传输门、与门、或非门、倒相器等）
（1）带复位端的D触发器；（5分）
（2）二输入异或门XOR2。（5分）
解析：本题主要考察了数字电路中基本单元的构成
1）第一小问要求画出带复位端的D触发器，看上去很简单，但题干中明确要求用基本逻辑门电路来搭建，这就有些难度了。学过《数字电子技术基础》的同学应该知道这是在触发器章节中有详细的讲解，忘记的同学可以再翻翻书回忆一下。下面是书中所介绍的带有异步置位、复位端的CMOS边沿触发的D触发器，这里不再详细解释。
2）第二小问要比第一小问明显简单很多，二输入异或门就是不同为1，相同为0。
真值表如下所示：
A
| B
| Y
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 0
| 1
| 1
| 1
| 0
|
对应的逻辑表达式为：Y = A’B + AB’
对应的电路图为：
2、用基本逻辑单元（如：与非门，或非门，反相器等）实现2-bit全加器的设计。（10分）
解析：本题主要考察了基本组合逻辑电路的设计方法。
关于如何用基本单元设计组合逻辑电路的传统方法在《数字电子技术基础》中也有详细的介绍。首先列出2bit全加器的真值表（注意不要漏掉前级的进位输入信号CI和输出给下一级的进位信号CO），如下所示：
然后分别列出CO、S1和S2 为1的表达式，如下所示：
根据上面的三个公式绘制出对应的由与门和或门构成的电路图即可，这里不再给出。
3、用RTL Code描述D-Latch和D-Flip-Flop，为什么现在多用Register而不建议用Latch。（10分）
解析：本题目主要考察了锁存器和D触发器的特点。
关于锁存器和D触发器的特点以及为什么现在多用Register而不建议用Latch的原因我们在“求职攻略| 典型FPGA器件常用资源（新手必读）”第25题、“求职攻略| 可编程I/O 怎么用？”第21题和“求职攻略| 关于Verilog的10道判断题”第38题中有过讲解。下面是我们用FPGA综合出的锁存器和D触发器RTL结构比较：
文章链接：
https://mp.weixin.qq.com/s/Yt0r6vAuNAcpgKS4DbgH3A
转载自：达尔闻说，作者相量子
文章链接：求职攻略| 科普数字IC设计岗位（艾为电子笔试题解析）  指导教练：ox1edq1tpd联系电话：188****2469  | 
